资料来源：维基百科
PCB工程师DDR巴士设计
去年夏天，韵律和微米原型在硅中的第一个IP接口进行了原型，用于DDR5-4400 IMC的初步版本。新芯片在每秒令人印象深刻的4400兆杯（MT / SEC），比市场上的商业DDR4内存快37.5％。
虽然在DDR5芯片开始出现在主流设备中，但它将是一段时间，而PCB设计师已经有他们需要的工具开始开发利用新硬件的SOC。
DDR巴士设计的新手，不确定在哪里开始？在这篇文章中，我们将介绍基础知识，以便您可以使用我们的地面高速PCB设计信号完整性培训课程。
什么是计算机巴士？
计算机总线只是一组电线或电线，可以携带计算机信号。在DDR总线中，您通常有一个控制器，它用作主设备，以及任何数量的DRAM芯片（例如DIMM），它用作从站。电气线本身可以根据其功能进行分类：
电力线为连接部件提供电力
命令行为总线及其模块提供了控制的同步和操作。
地址行指定数据信号的源或目的地。
数据线在组件之间传送数据或指令。
考虑到这些广义角色，让我们来看看如何在DDR总线中指定线路。
DDR巴士基础知识
在DDR总线中，线路通常标记为：
CA：命令/地址行是单向的，在控制器处的输出和DIMM处的输入。
CLK：这是时钟信号，方波有助于定时和控制。
DQ:这是一条数据线，它将在时钟信号的每个前沿和下降边缘上传输位元。数据线是双向的。
DQS：数据选通编码用于帮助时序，提高抖动公差，并允许简单的时钟恢复。
数据选通编码允许您具有单个读/写信号，允许您的总线存在于三种状态：活动读取，主动写入和总线自由状态。我们将在下一节中的所有工作方式更详细地进行更详细的。
把它整合在一起：DDR巴士如何工作？
在设计DDR总线之前，它有助于了解它的工作原理。每个DIMM都具有向控制器的双向数据线（DQ）。这些数据流伴随着频闪信号（DQS）。
写过程中，数据从控制器流向内存。控制器在两个DQS转换之间启动一个数据信号。
读过程中，数据从内存流向控制器。内存启动与DQS一致的数据信号(控制器的工作是延迟数据和/或适当地用DQS锁存数据)
整个接口由通用的时钟，命令和地址行一起操作，该地址行将DRAM ICS链接到控制器。DDR3引入了“飞行”拓扑，该拓扑将DRAM芯片串联连接在内存模块上，并在吸收残余信号的接地端点中。这种设计允许更高速度更好的信号质量。
DDR巴士设计的关键？这一切都在时间
DDR总线设计中有三个重要的时间：
DQ由DQS采样，需要满足INPUT SETUP并在DRAM处保持时间要求。由于数据信号需要时间稳定，因此它在两个DQS转换之间的中途启动。传播延迟必须在布局中被考虑并在所有车道上保持相似。
CA信号由CLK采样，需要满足DRAM的设置并保持时间要求。为了使CA信号在CLK的上升沿保持稳定，必须延迟等于时钟的量。换句话说，地址和时钟的延迟必须在任何给定的DRAM上排列。
DQS和CLK需要在每个DRAM排列。在DDR3 +中加入CA和CLK的Fly-by Rounding为设计的复杂性增加，因为它导致在每一个DRAM下向数据总线带来时钟偏斜。时序必须适应架构的物理现实造成的延误。
结论
本文几乎没有划伤DDR巴士设计的表面。改变电压和电流，高速信号，串扰和EMI / EMC考虑进一步使工作变得复杂。幸运的是，Cadence提供了一个广泛的工具组合帮助您在下一个DDR IP设计上工作。
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